法国原子能委员会电子与信息技术实验室(CEA-Leti)宣布在六个三维(3D)循序集成工艺步骤上获得突破进展，而这六个步骤在可制造性、可靠性、性能或成本方面曾被认为是精采绝伦的。

  CEA-Leti的CoolCubeTM专有技术是3D单片或3D循序互补金属氧化物半导体(CMOS)技术，允许垂直堆叠具有独特连接的多层器件——通孔密度超过每平方毫米数千万以上。CoolCubeTM技术实现了连线减少，同时也提高了产量并降低成本。除了降低功耗之外，由于功能的更多集成，这种真正的3D集成开启了多样化的前景。从性能优化和制造支持的角度来看，在有限热预算的前端线路(FEOL)环境中处理顶层器件需要优化工艺模块。

  CEA-Leti最近的3D器件循序集成相关成果已于12月3日在2018年IEEE国际电子器件会议(IEDM)上发表，论文题目为“3D循序集成的突破”。

  CEA-Leti的3D循序集成工艺主要突破包括：

  ①用于顶部场效应晶体管(FET)的低电阻多晶硅栅极;

  ②完整的LT RSD(低温升高的源极和漏极)外延，包括表面处理;

  ③超低k(ULK)以上的稳定键合;

  ④采用标准ULK/Cu技术的层间中间后端线路(iBEOL)的稳定性;

  ⑤使用Cu/ULK iBEOL对晶圆进行有效的污染控制，使其能够在前端线路(FEOL)中重新引入顶部FET处理;

  ⑥CMOS晶圆上方的Smart CutTM工艺。

  为了获得高性能顶部FET，使用原位掺杂非晶硅的紫外线(UV)纳秒激光再结晶，实现了低栅极接入电阻。采用先进的LT表面处理和干湿刻蚀制备相结合，演示了全温500°C的选择性硅外延工艺。通过循环使用新的硅前体和氯气刻蚀演示了外延生长。同时，该突破为3D循序集成的可制造性铺平了道路，包括iBEOL与标准ULK和铜金属线。

  斜边污染控制策略包括三个步骤：斜面刻蚀、去污、封装，允许在BEOL工艺之后在FEOL环境中重新引入晶圆。此外，新的突破还首次证明了500°C时线路间互连的击穿电压的稳定性。该工作还展示了在经过处理的FD-SOI CMOS器件底层上的晶体硅层的Smart CutTM转移，作为顶部沟道制造的SOI键合和刻蚀背面工艺方案的替代方案。